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賽靈思UltraScale架構：行業第一個ASIC級可編程架構，可從20nm平面晶體管結構 （planar）工藝向16nm乃至FinFET晶體管技術擴展，從單芯片（monolithic）到3D IC擴展。它不僅能解決整體系統吞吐量擴展限制的問題和時延問題，而且直接應對先進節點芯片性能方面的最大瓶頸問題——互連。
賽靈思公司可編程平臺產品部高級副總裁Victor Peng指出：“我們制定了業界最積極的20nm投片計劃，我相信，和最接近的競爭產品相比，賽靈思在在高端器件上遠遠領先至少一年的時間，而在中端器件上則領先至少半年左右。當你結合采用臺積(TSMC)技術和我們的UltraScale架構，并通過我們的Vivado® 設計套件進行協同優化，我們相信將比競爭對手提前一年實現1.5至2倍的系統級性能和可編程系統集成 ——相當于領先競爭產品整整一代。”
賽靈思同臺積合作，就像28HPL（高性能低功耗）開發過程一樣，把高端FPGA的要求注入20SoC開發工藝之中。賽靈思和臺積公司在28nm工藝節點上的通力協作，讓賽靈思成為行業第一個28nm All Programmable FPGA、SoC和3D IC器件的推出者，把賽靈思推上了性價比和功耗、可編程系統集成以及降低材料清單（BOM）成本方面領先一代的地位。現在，賽靈思已經將這種行之有效的行業領先合作模式從28nm擴展到20nm，推出了行業首個ASIC級可編程架構 — UltraScale。
最新開發的UltraScale架構包括20nm平面晶體管結構 （planar）工藝和16nm乃至FinFET晶體管技術擴展，包括單芯片（monolithic）和3D IC。它不僅能解決整體系統吞吐量擴展限制的問題和時延問題，還能直接應對先進節點芯片性能方面的最大瓶頸問題 — 互連。
現在，人們需要采用一種創新型的架構來管理每秒數百Gbps信息流的系統性能，以及在全線速下進行智能處理的能力，并可擴展至Tb級流量和每秒10億次浮點運算（teraflop）級的計算能力。單憑提升每個晶體管或系統模塊的性能，或者增加系統模塊數量，都不足以實現上述目標，因此必須從根本上提高通信、時鐘、關鍵路徑以及互連技術，以實現行業新一代高性能應用（如下圖所示），滿足海量數據流和智能數據包、DSP或圖像處理等要求。
UltraScale架構通過在全面可編程的架構中采用尖端ASIC技術，可解決如下挑戰：
針對海量數據流而優化的寬總線支持多兆位(multi-terabit)吞吐量 多區域類似ASIC的時鐘、電源管理和下一代安全性 高度優化的關鍵路徑和內置的高速存儲器串聯，打破DSP和包處理的瓶頸 第二代3D IC系統集成芯片間帶寬的步進功能 高I/O和存儲器帶寬，提供動態時延縮短和3D IC寬存儲器優化接口 Vivado工具消除布線擁堵和協同優化，器件利用率超過90%，且不會影響性能 首批UltraScale器件不僅將進一步擴展賽靈思目前市場領先的28nm Virtex®和Kintex® FPGA以及3D IC產品系列，而且還將成為未來Zynq® UltraScale All Programmable SoC的基礎。此外，UltraScale器件還將通過新的高性能架構需求實現下一代更智能系統，其中包括：
提供智能包處理和流量管理功能的400G OTN 支持智能波束形成的4X4混合模式LTE和WCDMA Radio 支持智能圖形增強和識別的4K2K和8K顯示器 面向智能監視與偵察（ISR）的最高性能系統 面向數據中心的高性能計算應用 賽靈思公司CEO Moshe Gavrielov表示：“隨著賽靈思行業首款20nm產品的投片、首個ASIC級UltraScale架構、第一個SoC增強型 Vivado設計套件， 以及支持Smarter 系統設計的不斷擴展的IP、C和ARM®處理器解決方案的發布，賽靈思再一次擴大了PLD產業的價值和市場覆蓋面。同時，我們也提前競爭產品一年為客戶帶來了領先一代的價值優勢。”
供貨情況
支持UltraScale架構FPGA的Vivado設計套件早期試用版現已開始供貨。首批UltraScale器件將于2013年第四季度開始發貨。
