摘要：對符號定時恢復環路、載波恢復環路算法進行了分析和仿真，提出了寬帶多速率解調器的總體結構和同步的硬件實現方案.根據QPSK信號的特點，對載波同步算法進行了簡化.對實現的解調器樣機進行了性能測試和分析．測試結果表明,該解調器可以工作在2-45 MS／s符號速率下，當符號速率小于10 MS／s時，中頻環路的誤碼性能指標與理論值之差小于1 dB；當符號速率大于10MS/s時，中頻環路的誤碼性能指標與理論值之差小于1．6dB．
關鍵詞：寬帶多速率解調器；定時同步；載波同步

    解調器作為數字接收機中的關鍵部分，對通信系統的整體性能有著重要的影響．隨著多媒體業務的發展，對無線通信寬帶傳輸的需求越來越大，而無線信道環境是時變的，為了適應在不同的信道條件下傳輸不同的業務，作者研究了寬帶多速率QPSK解調器中的關鍵算法，給出了基于SPW的性能仿真結果．在此基礎上,研究了寬帶多速率解調器的FPGA實現方案，并對研制的樣機進行了性能測試．

1 寬帶多速率解調器算法設計
1．1符號定時恢復環路
    傳統的符號定時恢復環路采用模擬器件(如VCO)控制A／D采樣時鐘實現同步采樣．在寬帶多速率條件下，改變采樣時鐘將帶來相位抖動，從而影響接收機的性能．因此，異步采樣的符號定時恢復結構逐漸得到了廣泛應用．圖1為異步采樣的符號定時恢復原理框圖.

    插值器的任務是根據幾個連續輸入的采樣點x(mTs)，計算出插值點y(kTi)的值，并且完成采樣率轉換．常用的插值器包括線性內插器、分段拋物線內插器和立方拉格朗日內插器.
    在采樣率相對較低的情況下，立方拉格朗日內插器在性能和復雜度上可以達到良好的折衷．
    定時控制器用于產生插值器的基點，并且計算小數間隔μk，它可以由累減的NCO和小數間隔μk產生單元實現.
    定時誤差檢測器采用Gardner算法.由于該算法每個符號只需2個采樣點，并且符號定時誤差的提取與載波恢復無關，因此已經被廣泛應用于數字解調器的設計中．
1．2 載波恢復環路
    圖2為基于解旋轉的載波恢復環路的原理框圖．相位誤差檢測器采用基于最大后驗概率的相位誤差檢測算法。其算法表達式為

式中I和Q為兩支路信號的硬判決．該算法為判決反饋型,因此可以在較高信噪比下獲得好的檢測性能.

1．3 基于SPW的同步環路性能仿真
    用SPW軟件對系統進行建模．A／D采樣率設為96 MHz，對于2和8MS／s符號速率的采樣信號分別進行12倍和4倍的CIC抽取，對于32和45MS/s符號速率則旁路CIC濾波器．圖3為用SPW仿真得到的2～45 MS/s符號速率QPSK信號的誤比特率(PBER)與Eb／No關系曲線．仿真結果表明，在低速率條件下，采用上述算法，Eb／No的損失小于0．5 dB；在高速率條件下，Eb／No的損失為1．0dB.

2 寬帶多速率解調器的實現
    設計的寬帶多速率解調器框圖如圖4所示，本振和A／D采樣的時鐘信號都不受反饋環路的控制，符號定時恢復和載波恢復由FPGA全數字實現.圖中略去了自動增益控制(AGC)環路、鎖定檢測、數字時鐘管理等模塊，這些模塊在設計中均已經實現．設計使用的芯片為xilinx公司生產的VirtexⅡXC2V1000-5 FPGA．

2．1 多速率調整單元的實現
    由于要求設計的寬帶多速率解調器需要在2～45 MS／s符號速率可變的QPSK信號下正常工作，因此模擬I-Q解調器后的模擬低通濾波器需要按照最大符號速率時所占用的30 Mtz帶寬設計.對于較低符號速率，由于模擬部分無法濾除寬帶噪聲，需要在FPGA中設計數字低通濾波器．另一方面，由于采用了固定時鐘異步采樣的符號定時恢復結構，在低符號速率條件下，需要對采樣數據進行抽取，減少數據處理量，從而降低FPGA芯片功耗.因此，設計中在A／D采樣后進行了CIC抽取，濾除寬帶噪聲，并且調整采樣率.圖5為速率調整單元示意圖．其中，CIC濾波器實現整數倍抽取，抽取倍數L與符號速率和采樣速率之比有關，插值器實現小數倍抽取.這種CIC濾波器與插值器相結合的結構，使得只要對基帶信號的采樣率滿足采樣定理，設計的解調器在理論上都可以采用統一的結構實現，需要改變的僅僅是CIC抽取倍數以及定時控制器的參數．

2．2 符號定時恢復電路的實現
    插值器是變系數的FIR濾波器，其系數可以由兩種方法產生：一種是在線計算方法；另一種是將系數存儲在ROM里，然后由量化的小數間隔μk進行查表．前者通常選擇多項式插值器，因為這類插值器可以由Farrow結構實現．